【仔细讲解下华为这张重要的“阶梯图”恩施钢绞线厂家联系方式，要是能完毕就太好坏了】这是何庭波展示的华为“韬定律”演进阶梯图，从2023到2031年芯片和AI算力系统怎么发展。嗅觉韬定律看英文τ-Scaling容易显豁，等于减少τ来加大scale，晶体管密度束缚增多。

图中左半部分是Circuits Roadmap，芯片电路阶梯图。"ISO-Power Performance and Density Scaling w/ 30 Cost Reduction"是说，在同等功耗下，完毕能与密度的执续进步，每代资本裁汰30。

红线是晶体管密度（MTr/mm²），2023年Mate60打破时是126，2024年如故126，2025年155。这是向上不大的阶段，每平毫米晶体管1.55亿个，台积电皆3亿的水平了。

2026年238，突飞大进！这详情是用了两层，三维堆叠封装，层是126简略155的工艺，两层加起来238。这弗成区别筹划两块芯片，需要两层联起筹划。不是在两层之间交换数据（就如GPU和HBM那样封装在起），而是电路逻辑垂直走！

然后2027-2030年， 252、266、277、292，向上又运行慢起来。我瞎猜，就如故两层。2031年跳到 400+，我猜这是要弄三层！封装手艺、散热手艺又打破了。

黑线是指P核频率（GHz），不错意会为芯片主频，越大能越。2023-2025这三年是2.6、2.65、 2.75向上不大。背面2026是3.1，2027是3.39恩施钢绞线厂家联系方式，底下标了个silicon，这是说FAB流片考据了。2028年的3.71底下标了Design，是依然干预芯片筹划了。2029-2030年Simulation，是依然阶段仿真了。2031年终方向5.0 GHz。主频，晶体管多，单元面积的臆测能虽然就越来越好坏，功耗不变（可能是这么）。

底部还有两个公式Density = 2 / (CPP × cell height)，D_Design = Density × Design Utilization (60~75)。这个不太明晰，可能是说上头红线黑线是表面数值，要受工艺参数的截止，实质要扣头。实质筹划密度D_Design要60-75的扣头，这倒很渊博，因为芯片里有SRAM和空域等法填满的逻辑单元，满的区域是，能到每平毫米4亿。

右半部分是Systems Roadmap，预应力钢绞线系统阶梯图。"SuperPOD Performance Scaling"是指大界限AI算力集群能演进。这个看上去很猛 。

Atlas950是2026年要出的，配DeepSeek V4火了阵子，个节点总算力是8 EFLOPS。这个应该是没用三维堆叠、封装、逻辑折叠手艺的，算是起初。EFLOPS是百亿亿次浮点运算。

2027年的Atlas960，个节点总算力直升60 EFLOPS，爆增7.5倍！这详情是把“韬定律”的那些大招用上了，两层封装。

2030年的AtlasNEXT，Z FLOPS，125倍增长！这等于等于1000EFOLPS。等于2030年，个华为节点算点，等于2026年的125个节点！那不错用的算力总量就好坏了，多搞些节点，算力就好办了。

不错看出2026年是重要的滚动点，τ-Scaling的大招逻辑折叠、三维堆叠运行用上了。

另外还有句话， "30 Cost Reduction“，资本裁汰30，这什么根由？这应该是指单颗晶体管的资本下落，不是整颗芯片资本下落，晶体管多了总资本可能飞腾。不是每年降30，而是平台大换代次，降30。126到238次大升，降30，292到400次大升，又降30，平时小降。

要是完毕了，这几乎是逆天的大招！因为目下EUV光刻机阶梯，芯片制形资本在直线飞腾，单个晶体管的价钱不再下落，转为飞腾。

在台积电资本束缚翻倍的布景下，华为声称τ-Scaling完毕"每代资本裁汰30"，讲明EUV光刻机阶梯不经济，封装与逻辑折叠，能作念出低廉、密度等、功耗可控的芯片。

总体来说华为阶梯图的手艺方向极度好坏，何况不需要EUV光刻机，受的截止少。真完毕了就太强了，好意思国阻塞不错说失败了。

1.本网站以及本平台支持关于《新广告法》实施的“极限词“用语属“违词”的规定恩施钢绞线厂家联系方式，并在网站的各个栏目、产品主图、详情页等描述中规避“违禁词”。
2.本店欢迎所有用户指出有“违禁词”“广告法”出现的地方，并积极配合修改。
3.凡用户访问本网页，均表示默认详情页的描述，不支持任何以极限化“违禁词”“广告法”为借口理由投诉违反《新广告法》，以此来变相勒索商家索要赔偿的违法恶意行为。